观察对DRAM单元的访问方式即可明白，在多路复用地址以及读操作之前必须进行预充电，以及利用读出放大器进行放大等，所以不太擅长随机访问。但是，在实际中的存储器访问中，持续访问连续的区域是很常见的，而且在安装了高速缓冲存储器的情况下，由于高速缓冲存储器与主存储器（一般以DRAM构成）之间的传输是以块为单位进行的传输。所以，完全的随机访间是罕见的，大多是连续的区域或某狭窄的区域被集中访问。因此，着重设计了在DRAM端可连续访问已确定区域的机制。
　　以前访问模式具有页模式、静态列模式和半字节（nibble）模式这三种，之后页模式被随后出现的快速翻页模式（Fast PageMode）所取代，进而又被EDO模式（也称为超页模式，HyperPageMode）所取代一直到现在。期间，具有静态列模式及半字节模式的DRAM逐渐从市场上消失。

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　　这几种访问模式基本的思路类似。如果利用读操作进行说明，那么正如在DRAM的单元结构中所说明的那样，在DRAM读访问中，在选择了字线的时刻，在各个数据线上确定数据，该数据由列地址进行选择。因为在所有的数据线上都将一定出现数据，所以，与每次都要所以，与每次都要重新赋予行地址的操作相比，在此只要切换列地址，就可以进行快速的访问。只要能将来自主机地址中的高位分配给行地址，将低位分配给列地址，那么就可以进行连续区域的快速访问。DRAM，动态随机存取存储器，需要不断的刷新，才能保存数据.而且是行列地址复用的，许多都有页模式。 ARM
SRAM，静态的随机存取存储器，加电情况下，不需要刷新，数据不会丢失，而且，一般不是行列地址复用的。 ARM开发论坛
SDRAM，同步的DRAM，即数据的读写需要时钟来同步。 DRAM和SDRAM由于实现工艺问题，容量较SRAM大。但是读写速度不如SRAM，但是现在，SDRAM的速度也已经很快了，时钟似乎已经有 150兆的了。那么就是读写周期小于10ns了。
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   SRAM是静态内存，SDRAM是同步动态内存
每单位容量的DRAM使用较少的晶体管而且占用面积小，而SRAM则是用较多晶体管占用的面也要相对大不少；DRAM需要不断刷新来维持所存储的数据，SRAM则不需要；DRAM的存取时钟间隔长，而SRAM的速度快，时间短；DRAM的耗电低，SRAM耗电大。
目前，相同容量的SRAM价格是SDRAM的8倍左右，面积则将近大4倍，所以SRAM常用于快速存储的较低容量的RAM需求，比如Cache(缓存），比如CPU内部的L1 Cache和主板上的L2 Cache，一般只有几百K。
布线上可以同样遵守高速设计的需要，具体可参考厂家设计规范要求。
    DRAM，动态随机存取存储器，需要不断的刷新，才能保存数据。
而且是行列地址复用的，许多都有页模式。 SRAM，静态的随机存取存储器，加电情况下，不需要刷新，数据
不会丢失，而且，一般不是行列地址复用的。 SDRAM，同步的DRAM，即数据的读写需要时钟来同步。 DRAM和SDRAM由于实现工艺问题，容量较SRAM大。但是读写速度不如SRAM，但是现在，SDRAM的速度也已经很快了，时钟好像已经有150兆的了。那么就是读写周期小于10ns了。SDRAM虽然工作频率高，但是实际吞吐率要打折扣。以PC133为例，它的时钟周期是7.5ns，当CAS latency=2 时，它需要12个周期完成8个突发读操作，10个周期完成8个突发写操作。不过，如果以交替方式访问Bank，SDRAM可以在每个周期完成一个读写操作（当然除去刷新操作）。其实现在的主流高速存储器是SSRAM（同步SRAM）和SDRAM（同步DRAM）。目前可以方便买到的SSRAM最大容量是8Mb/片，最大工作速度是166MHz；可以方便买到的SDRAM最大容量是128Mb/片，最大工作速度是133MHz。
    SRAM是Static Random Access Memory的缩写，中文含义为静态随机访问存储器，它是一种类型的半导体存储器。“静态”是指只要不掉电，存储在SRAM中的数据就不会丢失。这一点与动态RAM（DRAM）不同，DRAM需要进行周期性的刷新操作。 然后，我们不应将SRAM与只读存储器（ROM）和Flash Memory相混淆，因为SRAM是一种易失性存储器，它只有在电源保持连续供应的情况下才能够保持数据。“随机访问”是指存储器的内容可以以任何顺序访问，而不管前一次访问的是哪一个位置。
    SRAM中的每一位均存储在四个晶体管当中，这四个晶体管组成了两个交叉耦合反向器。这个存储单元具有两个稳定状态，通常表示为0和1。另外还需要两个访问晶体管用于控制读或写操作过程中存储单元的访问。因此，一个存储位通常需要六个MOSFET。对称的电路结构使得SRAM的访问速度要快于DRAM。SRAM比DRAM访问速度快的另外一个原因是SRAM可以一次接收所有的地址位，而DRAM则使用行地址和列地址复用的结构。
    SRAM不应该与SDRAM相混淆，SDRAM代表的是同步DRAM（Synchronous DRAM），这与SRAM是完全不同的。SRAM也不应该与PSRAM相混淆，PSRAM是一种伪装成SRAM的DRAM。
    从晶体管的类型分，SRAM可以分为双极性与CMOS两种。从功能上分，SRAM可以分为异步SRAM和同步SRAM（SSRAM）。异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。同步SRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。
DRAM：动态随机存取存储器，需要不断的刷新，才能保存数据。而且是行列地址复用的，许多都有页模式。
SRAM：静态的随机存取存储器，加电情况下，不需要刷新，数据不会丢失，而且，一般不是行列地址复用的。
SDRAM：同步的DRAM，即数据的读写需要时钟来同步。
    主要是存储单元结构不同导致了容量的不同。一个DRAM存储单元大约需要一个晶体管和一个电容（不包括行读出放大器等），而一个SRAM存储单元大约需要六个晶体管。DRAM和SDRAM由于实现工艺问题，容量较SRAM大，但是读写速度不如SRAM。
    一个是静态的，一个是动态的，静态的是用的双稳态触发器来保存信息，而动态的是用电子，要不时的刷新来保持。
    内存（即随机存贮器RAM）可分为静态随机存储器SRAM，和动态随机存储器DRAM两种。我们经常说的“内存”是指DRAM。而SRAM大家却接触的很少。 SRAM其实是一种非常重要的存储器，它的用途广泛。SRAM的速度非常快，在快速读取和刷新时能够保持数据完整性。SRAM内部采用的是双稳态电路的形式来存储数据。所以SRAM的电路结构非常复杂。制造相同容量的SRAM比DRAM的成本高的多。正因为如此，才使其发展受到了限制。因此目前SRAM基本上只用于CPU内部的一级缓存以及内置的二级缓存。仅有少量的网络服务器以及路由器上能够使用SRAM。
    共享DDRSDRAM的工作过程为了保证DSP对SDRAM大数据量访问的高效性，将SDRAM设置为猝发读写模式，DSP设置为DMA方式，在FPGA中设置容量均为128 b的SRAM缓冲区B0和B1做为数据缓存区，从SDRAM中输出的数据或输入至SDRAM的数据都要经过B0和B1，通过控制寄存器的设置将B0和B1都映射到2片DSP中地址为FF00H到FF80H的数据区间，但同一时刻1片DSP只能访问B0或B1中的1个。在实际工作中，当一片DSP访问B0时，另一片DSP或SDRAM访问B1；相应地当一片DSP访问B1时，另一片DSP或SDRAM则访问B0。如果SDRAM和DSP同时向同一个数据缓冲区B0或B1写入或读出数据，FPGA会自动禁止，并通过控制寄存器向DSP传递数据读写状态错误信息。这种数据传递方式不仅加速了DSP对数据的访问速度，而且解决了DSP和SDRAM之间时钟频率不同步问题，不用像图1那样让2片DSP共享同一个时钟。SDRAM与双DSP的接口如图3所示。
     具体来说，DSP对SDRAM的访问分以下两种情况：（1）同时只有1片DSP对SDRAM访问此时B0，B1均属于该DSP所有，以读数据为例，首先DSP将需要对SDRAM访问的首末地址通过控制寄存器写入FPGA，并且设置B0，B1为空的标志，然后起动数据传送命令，FPGA在收到该命令后读入128字入B0，并设置B0的标志为满，随后再读入128字入B1，并设置B1的标志为满；接着判断B0的标志是否为空，若为空则读出128字入B0，并设置B0的标志为满，否则等待直到B0的标志为空，判断B1的标志是否为空，若为空则读出128字入B1，并设置B1的标志为满，否则等待直到B1的标志为空。如此反复，直到读取数据结束或收到数据读取结束命令为止。对DSP来说，他在发出起动数据传送命令后，判断B0标志是否为满，若为满，则起动DMA读取该128字，读取结束后设置B0的标志为空，然后用同样的方法去读取B1中的数据。如此反复直到将规定的数据读取完毕为止。（2）2片DSP同时对SDRAM访问与单片DSP的访问方法类似，通过B0、B1及相应的标志位设定完成数据的访问。2．3共享DDRSDRAM的读写访问逻辑设计DSP提供下列信号给外部存储器用以完成外部控制：CLK，CS，A0～A15，D0～D15，R／W，MSTRB，ISTRB和IS，但是DDRSDRAM使用的控制信号为：CLK，／CLK，CKE，／CS，／RAS，／CAS，／WE，数据总线DQ0～DQ15和地址总线A0～A11。由于控制信号的不同，因此在DSP和SDRAM的接口电路中需要用逻辑电路根据DSP的命令产生SDRAM的控制信号。正是由于接口电路的这种复杂性，在设计SDRAM和DSP的接口过程中才需要用FPGA来完成。从图3可以看到，FPGA的控制主要包含3个部分：控制寄存器接口、缓冲区接口和SDRAM控制接口。（1）控制寄存器接口主要包括对DSP地址信号和控制信号的解码；SDRAM的读写模式选择；B0和B1的地址、数据的切换选择及标志控制；读写首末地址的设置等。（2）缓冲区接口主要代表2个缓冲区B0和B1的相关信号产生，主要有：读写信号；地址信号（ADDR［6－0］）；数据输入输出信号（DATA－IN［15－0］和DATA－OUT［15－0］）等。（3）SDRAM控制接口产生SDRAM的控制信号、地址信号与数据总线信号，完成SDRAM的3项功能：刷新、读、写。其中读、写主要通过猝发方式进行。由于SDRAM是动态RAM，为了防止数据丢失，必须对其进行动态刷新。在SDRAM控制接口部分设计了专门的刷新电路来完成这项功能。3结 论 由于FPGA内的SRAM访问速度可以达到10 ns以上，而DDRSDRAM的访问速度比普通的SDRAM快一倍，因此，在采用DDRSDRAM实施存储器共享后，不仅大大节省了系统成本，而且通过提高FPGA对DDRSDRAM的访问速度后，系统对数据的访问速度并没有受到影响，可以达到100 Mb／s以上。